TSMCが量産を開始する半導体プロセス「A16」技術とは

台湾の半導体製造企業TSMCは、2024年4月24日にアメリカで開催した同社のシンポジウムで、1.6nm世代の半導体プロセス「A16」の量産を2026年に開始すると発表しました。

現在量産中の3nm世代、2025年後半に生産開始が予定されている2nm世代に続く形で生産を開始する予定で、アメリカ・Intelの「14A」や韓国・Samsungの「SF1.4」に競合するとみられています。

そもそも、TSMCが発表した半導体プロセス「A16」とはどのような技術なのでしょうか。

TSMC A16テクノロジーとは

TSMCが現在生産を行っているのは、3nmプロセスの拡張版である「N3E」です。2025年後半には2nmプロセスの「N2」の生産が開始される予定で、A16はその先のプロセスとして位置づけられています。

A16は、2nmプロセスの「N2」と同じGAAトランジスタのプロセスで、シリコン基板の裏面から電源供給をする「裏面電源供給技術」を用います。

同じ電源電圧でデータセンター向けICを製造した場合、N2の性能重視版である「N2P」よりも8～10％性能が高まると言われており、同じ性能の場合であれば消費電力も15～20％低減、チップ密度は最大1.10倍向上するとしています。

なお、製造には高価な高NA EUV露光装置は採用しないとしており、スマートフォンメーカーよりもAIチップメーカーが採用する可能性があるとしています。

TSMC NanoFlexとは

狭い面積で優れた電力効率を目指す「ショートセル」とパフォーマンスの最大化を目指す「トールセル」の2種類を搭載する技術です。

半導体チップにおいて、高性能を必要とする設計ブロックではトールセルを多く使い、消費電力を抑えたい部分ではショートセルを多く配置。同じ設計ブロック内でショートセルとトートセルを柔軟に使い分けることで、アプリケーションごとに適した電力や性能、パフォーマンスの向上を実現します。

TSMCは、2025年の2nm世代のN2プロセスのスタンダードセルにTSMC NanoFlexを導入する予定として発表しています。

そのほかの新技術

N4Cテクノロジ

5nm世代の「N4P」プロセスの拡張版として2025年に量産が開始される予定の技術で、N4Pと比較して最大8.5%のダイコスト削減を実現しています。

つまり、N4Pと同等の機能を持つチップであれば、より低コストで製造できるようになるということです。従来のN4Pと互換性のルールを採用することで、N4Cへの移行にかかるコストも最小限に抑えられています。

TSMC-SoW

SoWとは「System-on-Wafer」の略で、300nmのウエハ上に多数のダイを搭載できる技術です。複数のチップを垂直に積層することでチップが占有する面積を削減しつつ、より計算能力や消費電力あたりのパフォーマンス向上が実現します。高密度・高性能なSoCを設計するための先進パッケージング技術として注目されています。

COUPE

AIの発達に伴うデータ伝送の爆発的な増加をサポートするための「シリコンフォトニクス統合技術」です。従来のスタッキング方法と比較して、よりエネルギー効率が向上します。

2025年にはSFP（Small Form-factor Pluggables）の認定を受け、2026年にコ・パッケージ・オプティクス（CPO）としてCoWoSパッケージに統合し、パッケージに光接続を直接導入する予定です。

自動車向け先端パッケージング技術

TSMCの先進技術を自動車用に適応させた「InFO-oS」と「CoWoS-R」にも注目が高まっています。今後、AIが自動車の分野でも稼働する時代を見据えて作られた技術で、先進運転支援システム(ADAS)や車両制御、車両中央コンピューターなどのアプリケーションに向けて実用化が進められています。